MATHWORKS 推出基于 MATLAB 生成 HDL 代碼的產(chǎn)品

　　新產(chǎn)品支持利用MATLAB和Simulink生成HDL代碼和驗證

　　中國北京，2012年3月6日–MathWorks近日宣布推出HDLCoder，該產(chǎn)品支持MATLAB自動生成HDL代碼，允許工程師利用廣泛應(yīng)用的MATLAB語言實現(xiàn)FPGA和ASIC設(shè)計。MathWorks還宣布推出了HDLVerifier，該產(chǎn)品包含用于測試FPGA和ASIC設(shè)計的FPGA硬件在環(huán)功能。有了這兩個產(chǎn)品，MathWorks現(xiàn)在可提供利用MATLAB和Simulink進(jìn)行HDL代碼生成和驗證的能力。

　　MathWorks嵌入式應(yīng)用程序和認(rèn)證部經(jīng)理TomErkkinen說：“世界各地的工程師都在使用MATLAB和Simulink來設(shè)計系統(tǒng)和算法。現(xiàn)在，有了HDLCoder和HDLVerifier，他們在開發(fā)FPGA和ASIC設(shè)計時再也不用手動編寫HDL代碼，也不再需要手寫HDL測試平臺了。”

　　HDLCoder利用MATLAB功能和Simulink模型生成可移植和可綜合的VHDL和Verilog代碼，可用于FPGA編程或ASIC原型開發(fā)和設(shè)計。因此，工程師隊伍現(xiàn)在可以立即識別出針對硬件實現(xiàn)的最佳算法。Simulink模型和所生成HDL代碼之間的可追溯性同時也支持開發(fā)遵循DO-254和其他標(biāo)準(zhǔn)的高完整性應(yīng)用程序。

　　Xilinx全球營銷和業(yè)務(wù)發(fā)展部高級副總裁VinRatford說：“HDLCoder提供與XilinxISE設(shè)計套件的集成通道，創(chuàng)建了一種按鈕式工作流程，這樣，使用MathWorks產(chǎn)品的算法開發(fā)人員開發(fā)面向XilinxFPGA的應(yīng)用就更加容易了。這種集成化使得我們的共同客戶能夠訪問大量經(jīng)過Xilinx優(yōu)化的IP組合，進(jìn)一步提高了他們的生產(chǎn)率。”

　　HDLVerifier目前支持Altera和XilinxFPGA開發(fā)板的FPGA硬件在環(huán)驗證。HDLVerifier提供協(xié)同仿真界面，能將MATLAB和Simulink與CadenceIncisive、MentorGraphicsModelSim以及QuestaHDL等仿真程序聯(lián)結(jié)。有了這些功能，工程師可以迅速驗證HDL實現(xiàn)是否符合MATLAB算法和Simulink系統(tǒng)規(guī)格。

　　Altera公司產(chǎn)品及企業(yè)營銷副總裁VinceHu指出：“隨著越來越多的行業(yè)采用FPGA，

　　設(shè)計師需要一種方法來彌合系統(tǒng)模型和FPGA設(shè)計之間的驗證差距。HDLVerifier將系統(tǒng)模型與FPGA結(jié)合一起，使得工程師能夠使用AlteraFPGA和Simulink進(jìn)行FPGA硬件在環(huán)驗證。這個工作流程縮短了驗證周期，同時也幫助工程師在芯片實現(xiàn)方面樹立了更強(qiáng)的信心。”

　　HDLCoder：HDLWorkflowAdvisor提供自定義和優(yōu)化HDL代碼的選項，并能直接從MATLAB中自動進(jìn)行FPGA編程。