基于DAC5687的寬帶數字中頻系統設計

DAC5687是美國TI公司推出的一款高速、高性能、雙通道16位的D／A轉換芯片，其最高采樣速率可達500MSPS。DAC5687專用于3G基站信道傳輸、3G直放站、數字衛星等對功耗、價格、體積要求比較嚴格的通信系統中。其內部基本結構如圖1所示，主要有6個信號處理模塊：固定插值濾波器FIR1、FIR2、FIR3和帶有32位數控振蕩器的精混頻器、正交調制校正模塊和粗混頻器。DAC5687可以通過微控制器進行靈活的配置，是一款基于軟件無線電的半定制ASIC芯片。
根據軟件無線電中頻數字化的基本思想，本文提出一種基于DAC5687的寬帶數字中頻系統的設計方案。
1 寬帶數字中頻系統的總體設計
1.1 系統簡介
數字中頻系統的主要特點就是利用DSP器件功能強大、靈活的優勢，處理數字化的模擬信號，減少模擬環節；同時，為了減輕DSP的處理壓力，數字中頻還起到采樣速率變換的作用。系統先利用A／D帶通采樣將輸入信號變成低中頻信號，經FPGA濾波處理后，再通過DAC5687實現上變頻和D／A轉換，整體系統硬件電路如圖2所示。本文采用WCDMA測試模式1(Test mod-el1)作為輸入測試信號，碼片速率為3.84Mchip／s，單信道帶寬為5MHz。信號范圍為132.5MHz～147.5MHz，采用3個相鄰信道進行處理，則每個信道的中心載波頻率分別為：135MHz、140MHz、145MHz。

為了描述方便，在此將3個信道信號統一看作一個中頻為140MHz、帶寬為15MHz的"寬帶信號"。
1.2 主要器件
系統輸入的抗混疊濾波器采用CETC公司推出的聲表濾波器LBl40DS13。其中心頻率為140MHz，3dB抑制帶寬為16.9MHz，40dB抑制帶寬為21.2MHz，插損典型值為9dB，濾波器傳輸時延為1.02微秒。
A／D轉換器采用AD公司的AD6644，它的最高采樣率可達65MSPS，分辨率為14位。在本系統中，它直接對中心頻率140MHz、"整體帶寬"15MHz的中頻信號進行帶通采樣，采樣時鐘取61MHz，采樣后的信號中頻為18MHz，信號速率為61MSPS。
FPGA采用ALTERA公司的EP2C35F484C8，它內部含有33 216個邏輯單元，用戶最大可定義的I／O管腳為322個。在本系統中，FPGA主要對A／D采樣后的14位低中頻信號進行濾波處理，然后輸出16位數字信號給D／A轉換器。
單片機采用ATMEL公司推出的AT89C51ED2系列，在本系統中用來配置DAC5687和FPGA。
D／A轉換器采用美國TI公司推出的帶有上變頻功能的DAC5687，其主要作用是對信號進行上變頻和D／A轉換。
2 DAC5687的具體應用
2.1 工作模式
根據DAC5687內部結構的特點，結合精混頻(FMIX)和粗混頻(CMIX)模塊，采用DAC5687的X4L FMIX CMIX模式。系統發射部分的基本框圖如圖3所示，單信道輸入，其中Fin為測試信號的速率，Fsm為測試信號的中心頻率(m=0，1，2，3，4，5)。FPGA輸出的16位信號經過DAC5687內部混頻后產生一個165MHz的干擾信號，故外接一個LRC帶通濾波器加以消除。18MHz的輸入中頻測試信號經過發射部分后，輸出79MHz的中頻模擬 信號。
2.2 X41 模式下的信號處理過程
下面結合圖3分析DAC5687中X4L模式下的信號處理過程。

(1) 140MHz模擬中頻輸入信號經過A／D帶通采樣和FPGA中頻濾波后，變為中頻為18MHz、速率為61MHz的16位數字信號，經過DAC5687內部的同步FIFO后，再經過帶有2倍內插功能的低通濾波器FIR1，其帶內0.3dB衰減帶寬為"(0～0.44)×濾波器的輸入信號速率"。此時輸入信號速率為61MHz，FIRl的通帶范圍為(0～0.44)×61=0MHz～26.84MHz。以18MHz為中心頻率的輸入有用信號，其帶寬仍為15MHz(10.5MHz～25.5MHz)，可見，有用信號都在通帶內。同時，對于內插后頻譜中頻率大于π／2的高頻部分即高頻鏡像(35.5MHz～50.5MHz)，FIR1將其抑制在45dB。經過FIR1后，信號中頻不改變(RS1=18MHz)，信號速率經內插后變為Fi1=122MHz。
(2) 由于內插濾波器FIR1和FIR3均為低通特性，信號經過內插后，信號速率雖然增加，但是信號中頻并沒有改變。因此，需要利用精混頻和粗混頻模塊分別對通過FIR1和FIR3后的信號進行混頻，改變信號的中心頻率，適應系統的要求。但是混頻的缺點是會引入一個干擾頻率，所以需要借助DAC5687中FIR的濾波特性加以消除。
FIR3和FIR1幅頻響應完全相同，如圖4所示。FIR3的通帶范圍為：
(0～0.44)×"濾波器FIR3的輸入信號速率(Fi2)"
=(0～0.44)×122MHz=0MHz～53.68MHz


只要精混頻后的信號經過FIR3時，能保證有用信號在濾波器的通帶內，干擾信號在截止區，就能消除混頻的干擾影響。因此選擇精混頻的頻率為61MHz和18MHz的中頻相混。這樣"差頻"信號以43MHz為中心，其15MHz帶寬范圍為35.5MHz～50.5MHz，完全在通帶范圍內；"和頻"以79MHz為中心，頻帶范圍為71.5MHz～86.5MHz。FIR3對71.5MHz(/Fin=71.5／122=0.5861)的抑制約為53dB，即FIR3對"和頻"信號的抑制至少在53dB以上，完全滿足設計的要求。
(3) 經過FIR3后，中頻信號FS3的頻率變為43MHz，信號速率則達到了244MHz。需要再次利用粗混頻改變中頻信號FS3的頻率，粗混頻的頻率取122MHz，混頻的結果仍然會生成"差頻"FS4=79MHz和"和頻"FS4＇=165MHz。由于前面精混頻時采用的是差頻，所以再次選擇差頻信號F S4不會產生鏡像。而干擾頻率F S4＇和F S4在頻帶上相隔已經較遠(165-79-15=71MHz)，可采用簡單的模擬帶通濾波器加以濾除。
在內插后需對信號進行低通和混頻的處理。當混頻的頻率為Fin(內插前的信號速率)時，設輸人中頻為，則內插低通濾波后再進行混頻，如果取"差頻"，則輸出中頻為Fin-?，輸出信號速率為2Fin。這種方法可等效看作是一種"高通"的形式，相當于在內插后設置一帶通濾波器HBP(eiω)：

實際上為一高通濾波器。所以可以把這種"低通+混頻"的處理方式看作是一種內插后"高通"濾波的形式。相當于借助"高通"濾波器選擇內插后的高頻分量Fin-?，濾掉了含有?的低頻信號分量。X4L FMIX CMIX模式實際上起到了上變頻作用，但不改變信號本身的頻譜結構。
2.3 DAC5687的配置
DAC5687提供了一個靈活的同步串行接口，可以對其32位的寄存器進行讀寫訪問。其主要接口引腳如表1所示。

DAC5687的串口寫操作時序如圖5所示，通常在SCLK信號的上升沿鎖存輸人數據。最初的8個SCLK上升沿用來在指令周期寫指令字節，隨后的8個SCLK用來在數據傳送周期傳送數據。指令字節給出了數據操作所需要的信息，定義了當前數據的讀或寫及要傳輸 的字節數、數據傳輸的起始地址等；而在數據傳送周期，單片機將根據指令字節給出的信息對DAC5687進行相應的數據操作。

在實際使用時，需要設置的是地址從0x00到0x04這5個寄存器，它們決定了DAC5687內部模式的具體操作，如內插的倍數、鎖相環的工作模式及是否需要旁路FIFO、FIR、QMC、NCO等。
2.4 帶通濾波器的設計
由于DAC5687的輸出信號伴有FOUT＇=165MHz的干擾頻率，在這里用ADS2003A設計了一個4階的LRC帶通濾波器，頻率響應如圖6所示。其性能基本滿足要求。

2.5 實際使用中注意的問題
(1) 系統前端A／D采樣頻率的選擇極其重要，它不僅受到FPGA處理信號速率的限制，同時關系到發射端DAC5687模式的具體選擇。例如，當采樣頻率為125MHz時，最多只能內插4倍，因為DAC5687采樣速率最高為500MSPS。
(2) 系統中利用等效"高通"濾波器時，會產生頻譜鏡像。采用X4、X8模式，并經過2次"高通"可以避免此問題。但經過第一次"高通"后，應考慮到后一級FIR濾波器的通帶范圍，避免混頻后信號被下一級濾波器完全抑制，難以達到設計要求。
(3) 由于D／A轉換速率較高，DAC5687的時鐘源設計就顯得非常關鍵。可采用TI公司的cdcm7005結合VCXO或者VCO器件來保證良好的時鐘質量，整個系統帶有模數混合電路。在制作PCB板時，應考慮到信號完整性問題。
在基于圖2的實驗硬件平臺上，DAC5687對FPGA送出的WCDMA信號進行處理。將中頻18MHz、速率61MHz的低速低中頻信號上變頻到中頻為79MHz、速率達到244MHz的高速信號。經實際電路驗證，其結果與設計要求完全吻合。
基于DAC5687的數字中頻系統最大的優勢是利用了軟件無線電的基本思想，能根據具體的系統方案靈活而合理地選擇DAC5687的工作模式，實現設計要求；無需在FPGA中實現混頻、上變頻等極易受接口速率制約的功能，不用在FPGA后外接DUC器件；降低了FPGA部分設計的難度，簡化了系統的整體設計，而且可以選擇合適容量的FPGA芯片，使得FPGA的利用率達到最大化，從而合理有效地降低了系統成本。