ESD電路保護設計中的若干關鍵問題

兼顧ESD抑制器件的電容和布局因素的超高速數據傳輸線路保護電路設計師在設計實用而可靠的產品過程中面臨著許多靜電放電（ESD）問題。不僅如此，電子產品市場向更高數據吞吐量和信號速度發展的趨勢更使這本已復雜的問題雪上加霜。ESD保護基本上分為兩類：即在制造過程中的保護以及在"現實"環境中的保護。
除了保護數據傳輸線路之外，ESD抑制器件必須保持其信號的完整性。把ESD抑制器設置得距其保護的線路過遠有可能降低其有效性。電路板跡線（Board Trace）電感會在芯片上引起額外的電壓，即"過沖"。為避免發生這一現象，應盡量把ESD抑制器安放得靠近受保護線路。底線是ESD"解決方案"的選擇不再像選擇一個額定參數與電路工作電壓相符的抑制器那么簡單。目前，一種比較有效的解決方案是把電路板的布局以及ESD抑制器件的非抑制電特性考慮在內。在深入研究ESD保護的詳細內容之前，回顧一下它的基本知識將有所幫助。
ESD在制造過程中的保護
每當兩種不同的材料相互接觸后分開時，就會產生這種所謂的"摩擦生電"效應。電荷隨后轉移至電位較低的物體這一現象被稱為"靜電放電"。
擺在設計、質量和可靠性組織面前的課題是如何應對其電子產品上的靜電轉移效應。如果ESD脈沖進入到電子裝置的內部，則會對內部電路造成實際損壞。據ESD協會估計：由用戶活動所產生的ESD導致的產品受損平均占到27%～33%。不管產品損耗發生在用戶端還是在制造過程中，ESD都會招致產品可靠性的下降并減少公司的利潤。為了對降低由ESD導致的損耗提供幫助，芯片制造商可以在其集成電路模片中采用TVS結構。這將使得它們性能更加穩定，并有助于提高芯片生產和電路板制造過程的成品率。
ESD在現實環境中的保護
當把電子產品從制造環境中挪到實際日常應用中將產生很大問題。由最終用戶生成并引入電子裝置的ESD比在受控制造環境中發現的ESD要嚴重得多。這就意味著一個能在制造過程中實現高成品率的設計有可能在現場使用時產生較大的損耗。因此，人們對ESD的關注焦點已經從芯片強化（Chip Hardening）向系統強化（System Hardening）轉變。
ESD抑制：IC或ASIC即使經受住了制造過程的考驗也不能保證就能通過用戶"實際"使用的檢驗。目前，設計師有無數現成的ESD保護方案可以選擇，包括隔離電路、濾波電路和抑制元件（如多層可變電阻、硅二極管和新推出的聚合物抑制器）。
雖然這些方法均能增強電子裝置的抗ESD性能，但在選擇過程中還需考慮一些固有特性。顯而易見的特性包括外形尺寸、引出腳配置、焊點布局和漏電流。但是，隨著人們對于電路提供更高的信息吞吐量的要求日益迫切，另一個特性變得非常重要，這就是電容。
電容和信號完整性：不管是過去還是現在，抑制器的固有封裝電容都可被設計師所利用。在信號頻率與任何的干擾頻率（像EMI"噪聲"和ESD瞬變）之間具有高隔離度的場合，電容還能夠起到濾波的作用。本質上起著類似低通濾波器作用的抑制器為瞬變抑制提供箝位功能，并可對耦合到受保護數據傳輸線路中的干擾高頻信號進行EMI濾波。
例如，蜂窩電話的耳機終端工作于較低的頻率（音頻范圍），而ESD和蜂窩電話的工作頻率則高得多（900至1900MHz）。這里，從用戶角度來看，大電容多層可變電阻和二極管是實施ESD保護的理想選擇。它們所具有的一個額外優點是能夠對耳機線輸出的蜂窩電話輻射信號進行濾波。
然而，這一"優點"在信號速度提高時卻會成為一個"缺點"。人們對于高信息吞吐量（視頻、音頻、數據）的需求對數據傳輸速率的提高起到了推動作用。這些"高速"數據傳輸線路的實例包括USB2.0、IEEE1394、吉位以太網和InfiniBand協議。所有這些協議的數據傳輸率均超過了100Mbits/s。
不過，所有這些有助于消除干擾噪聲的高傳輸速度和電容同時又會濾除數據信號本身，導致有可能使系統無法運行的失真數據波形。失真表現為由較慢的上升和下降時間所致的高態/低態瞬變的前沿和后沿被修圓。
上升和下降時間較慢會給系統帶來一些問題，其中最重要的是時序問題。電路在特定的時間需要穩定的"高"態和"低"態。隨著各狀態之間過渡時間的增加，電路有可能檢測到不完整的過渡期，從而將數據誤差引入系統。
只要控制電路的信息與預定的協議相符，電路就會按照原先的設計正常工作。當信號元件性能下降時，電路識別預定信息的能力也隨之下降。從電路保護的角度來看，其目的是為電路提供ESD保護并保持數據的完整性，而不是干擾電路的正常工作。
為了調查封裝電容對數據完整性的影響，我們收集了兩種數據頻率上的測試結果。這里，關鍵因素并不是所采用的具體技術，而是電容值。測試所采用的產品是：
· 0.050 pF的PGB0010603 PulseGuard 抑制器
· 1.0 pF的ML陶瓷電容器
· 10.0 pF的ML陶瓷電容器
· 660 pF的V5.5MLA0603多層可變電阻器
當12Mbit/s波形的上升時間（10/90%）較快時（0.242 ns），則其保持電平的時間要長得多（80 ns）。在此數據傳輸率條件下，10 pF或更小的電容值將使得數據通過時的失真最小。由圖可以清楚地看到采用660pF電容值時數據脈沖的前沿和后沿是如何被修圓的。
這里，用480Mbits/s的數據波形對相同的器件進行測試。兩種信號的上升時間是相同的（0.242 ns），但480Mbits/s信號具有短得多的電平保持時間（2.0 ns）。
在這種場合，660 pF電容造成了相當大的失真，以致于波形甚至無法達到信號工作電壓。實質上，數據均不是通過信號線傳送的。即便是10 pF的電容值也足以引起巨大的波形失真。它減少了電平保持時間并使前沿和后沿的形狀大為改變。采用1.0 pF電容值時的邊緣失真較小，而采用0.050 pF電容值時，數據波形通過時沒有失真。附表列出了波形（位速率為480Mbits/s）對應每種電容值的上升時間（10/90%）。
該數據揭示了在進行超高速系統的數據傳輸線路保護時ESD抑制器的電容特性的重要性。盡管現有的各種抑制器均能夠提供有效的ESD保護功能，但不能以犧牲系統的信號完整性為代價。因此，在把ESD抑制器引入電路設計之前，必須對其電容有所考慮。具有極低電容值的ESD抑制元件（如PulseGuard器件）能夠在提供ESD保護功能的同時保持高速數據信號的數據完整性。
安裝方面的考慮：當選擇了一個抑制和電特性（漏電流、電容）與電路參數相吻合的ESD抑制器之后，還需要作出另一項選擇：抑制器應安裝在電路板的什么位置上才能優化電路的ESD保護？"優化"ESD保護指的是使受保護芯片上的ESD瞬變盡可能少。
高速信號和瞬變（如ESD）帶來了另一個寄生特性電感。尤其值得關注的是用來實現連接器、芯片及其他任何配套元件之間互連的電路板上跡線的寄生電感。與電容效應相似，由電路板跡線所產生的電感將不會影響低頻信號。但是，在高速條件下，這種電感將產生有可能影響信號完整性的阻抗分量。回憶一下感抗的計算公式：XL = L。該式也可寫成：XL = 2 fL。
當高頻信號（如ESD）通過時，少量的跡線電感可能轉換成巨大的阻抗。設計師可通過在ESD抑制器和受保護芯片之間設置盡可能大的距離的方法來利用上述特性。給出了下列電感值：
·L1 連接器與ESD抑制器之間的電感
·L2 ESD抑制器與芯片I/O引腳之間的電感
·L3 I/O線與ESD抑制器之間的電感（短截線跡）
實質上，L2將消耗掉ESD抑制器箝位動作之后剩余的ESD脈沖的能量。ESD脈沖的電壓和電流衰減發生于能量在電路板跡線周圍的磁場中存儲和消耗的過程中。請注意電路板跡線的長度與最終到達芯片I/O引腳的ESD脈沖能量呈反比關系。隨著跡線長度的增加，ESD脈沖的強度（由芯片承受）下降。ESD脈沖強度的下降將轉化成芯片承受應力的減弱。
曲線示出了在一塊測試電路板上的兩個位置上測得的電壓與時間之間的數值關系，它們幫助我們了解了ESD抑制器件的安放位置所產生的影響。本例中，抑制器安裝在連接器處，即ESD瞬變的入口點。
藍色波形示出了位于ESD抑制器處的I/O線上的測量電壓。抑制器對具有約350V的測量峰值電壓和75V左右的"箝位"（即保持）電壓的1000V傳輸線脈沖發生器的脈沖作出響應。
將此與顯示ESD脈沖實際上到達IC的綠色波形進行對比。在這種場合，一個3英寸長的跡線（L2）把ESD抑制器與IC用輸入衰減器（Input Pad）連接起來。請注意測得的峰值電壓已被降至60V，且"箝位"電壓約為25V。
這意味著什么呢？對電路設計師而言，這提供了一種用于最大限度地減少IC和ASIC的I/O輸入端所承受的ESD的策略。增加ESD抑制器與芯片之間的跡線長度能夠顯著地減弱IC所承受的應力。這意味著使跡線變長將增加L2的電感值。
坦白地說，應把ESD抑制器直接放置在連接器的后面。它應該是第一個遭遇ESD瞬變的板級元件。然后，在實際可行的情況下，任何需要保護的芯片均應盡可能地遠離ESD抑制器。采取這一方法將極大地減輕集成電路所承受的應力。下面羅列的是ESD抑制器安裝位置的相對優先級，按從高到低的順序排列如下：
· 設置于作為系統屏蔽（機殼）中的入口的連接器的內部
· 安放于電路板跡線與連接器插腳相互作用的位置
· 放置于電路板上緊挨在連接器后面的位置
· 位于可以高效耦合至I/O線路的性能穩定且未受保護的傳輸線路
· 設置于數據傳輸線路上的一個串聯阻性元件之前
· 位于數據傳輸線路上的一個扇出點之前
· 靠近IC和/或ASIC
另一個需要考慮的布局問題是從電路板跡線至ESD抑制器的距離。目標是將該距離降至最小。與此跡線相關聯的電感以及任何的封裝寄生電感都將在保護電路中加入阻抗。
實質上，隨著與傳輸線路之間距離的增加，ESD抑制器變得越發與受其保護的信號線"隔離"開來。請記住，芯片將要承受抑制器兩端的ESD電壓和跡線阻抗兩端的電壓。理想的焊點位置在數據傳輸線路的頂部。如果做不到這一點，則應最大限度地減少它們之間的距離。
最后，機殼（框架）的地應是ESD基準，而不是信號（數字）地。目的是把ESD從信號環境中轉移出去。使ESD TVS保護器件以機殼的地為基準，則可免受那些不希望的噪聲效應（如接地反跳）的影響。目標是盡量保持"干凈"的信號（數據）環境。