基于FPGA 的運動控制卡的設計和實現

傳統的運動控制卡多采用單片機作為微處理器, 通過一些大規模集成電路實現對伺服電機的控制。由于其結構較為復雜，因此在工作時，存在高頻響應慢、控制精度低等缺點。本文提出一種以FPGA （field-programmable gate array） 和PCI9054 接口芯片為核心硬件的運動控制卡，內部硬件接口和算法通過對FPGA 的編程實現。這樣，既能很好地克服傳統運動控制存在的缺點，又在靈活性和移植性等方面得到了很大的提高。

1 硬件構成與設計

1.1 構成

本文所述的運動控制卡是PCI（peripheral component interconnect）接口卡[1]，用Altera 公司生產的型號為EP1C6Q240C8的FPGA 作為編程邏輯器件，實現所有的硬件算法和反饋信號的檢測。采用脈沖加方向[2]的閉環控制方式對電機進行控制。整個運動控制卡系統可用圖1 描述。

1.2 設計

運動控制卡硬件電路描述和設計時，嚴格按照同步時序設計原則[3]，而且核心電路用D 觸發器實現，電路的主要信號由時鐘的上升沿觸發器產生。這樣可以很好地避免毛刺，并且在布局后仿真和用高速邏輯分析儀采樣實際工作信號皆無毛刺。在高速變化的分頻倍數數據流控制時，為了保證整個系統的分頻輸出的實時性，采用如圖2 所示的“乒乓操作[3]”技巧。在奇數（2n+1）個緩沖周期時，輸入的數據流緩沖到RAMⅠ和從RAMⅡ取出數據到運算模塊。在第偶數（2n）個緩沖周期，將數據流緩沖到RAMⅡ，將RAM1 里的數據通過“數據輸出選擇單元”的選擇，送到最后的分頻和計數的運算模塊進行計算輸出。如此循環，周而復始。這種流水線式算法，可以完成數據的無縫緩沖與處理。

本文所述的運動控制卡共涉及總線控制器、分頻器、定時器、反饋控制等4 個模塊，其原理圖如圖3 所示。總線控制器完成PCI9054 [4] 局部總線的仲裁邏輯[5]、地址譯碼和數據流控制，使PCI 數據總線上的數據正確地被譯碼到各分控制模塊進行運算輸出。定時器實現硬件定時，計算機通過驅動程序給運動控制卡輸入一時間值和一個表示計時開始的控制字，運動控制卡開始計時，在計時完成時，通過產生硬件中斷方式[6]，進入中斷服務程序，從而實現電機的轉角準確定位。我們還可以把一些用戶代碼作為中斷處理子程序，來實現定時切換或運算的功能。分頻器實現工作頻率（40MHz） 的分頻工作，得到控制電機轉速的脈沖頻率。反饋控制模塊實現電機的輸出補償和狀態監控功能，可通過讀取誤差從而實現修正，以此來提高系統控制精度。這些模塊在FPGA 內部采用原理圖（Schematic Diagrams）+VHDL 語言結合的方式進行描述，使邏輯層次更加明確和可讀性更強。

2 算法設計

2.1 實時分頻算法

運動控制卡輸出的不同脈沖頻率來實現電機轉速的控制，因此脈沖頻率的響應速度決定了整個電機的控制精度。這就必然要求我們在設計算法時，要充分考慮分頻算法的實時性。本文提出一種基于加二計數器的分頻算法，能很好地解決此問題。其算法具體流程圖如圖4 所示。取鎖相輸出時鐘作為設計的全局時鐘，同時用兩個單口RAM來交叉刷新分頻倍數。加二計數器對輸入時鐘進行上升沿計數，并對其計數值進行比較判斷，如果計數值大于等于兩倍的分頻倍數，輸出為‘1’，否則為‘0’。實現分頻器功能。分頻器輸出即為運動控制卡控制電機轉速的脈沖（clk_out）。

2.2 閉環控制算法

整個運動控制卡采用脈沖加方向的控制方式，實現電機的轉速和方向的控制。為了保證電機的控制精度，在運動控制卡輸出脈沖至電機的驅動器的同時，運動控制卡從編碼器中讀出反饋脈沖和方向。這樣，只要設計兩個計數器同時對輸出脈沖和反饋脈沖進行計數，并且對兩個計數器的計數值進行判斷和求差，然后根據求出的差值進行循環插補，即可實現電機的閉環控制。

3 調試和結果仿真

3.1 系統調試

本卡采用Quartus Ⅱ軟件自帶的SignalTap Ⅱ[7]進行仿真調試，它是一種基于邏輯分析核的嵌入式邏輯分析儀，在使用時，調試人員無需外接專用儀器，就可以通過對FPGA 器件內部所有信號和節點的捕獲，來實現對系統故障的分析和判斷，整個調試過程非常直觀、方便。SignalTap Ⅱ在采集時鐘的上升沿處采集數據，采集時鐘的設置不恰當，有時候會得到不能準確反映設計的不期望數據狀態，Altera 建議最好使用全局時鐘。文中給出以全局時鐘gclk 作為采集時鐘，1 級觸發，并且以RESULT = ELD（｛HOLD,1｝）作為觸發邏輯[8]，其運行分析結果如圖5 所示。值得注意的是，在調試完成后，需將SignalTapⅡ文件移除設計目錄，以免浪費資源。

3.2 調試結果及誤差分析

從圖5 的調試結果來看，運動控制卡的整個控制服從于總線仲裁邏輯。PCI 和FPGA 數據交換在READY=0 時進行，總線LD 上數據在READY=0 時有效。分頻倍數寄存器值改變，分頻輸出頻率即刻作相應改變，滿足設計目標。對電機行程（journey1和journey2）、報警（alarm）、零位（zero）和伺服（servo）等外部信號的檢測和判斷。對反饋回來的時鐘進行檢測計數。由于PCI 和FPGA 交換數據均發生在系統時鐘的上升沿。所以在數據交換過程中，必然會存在一個小于1 個時鐘周期的延遲誤差。

4 結束語

本文所述的運動控制卡具有如下特點：①數據輸入輸出口采用光隔離技術[8]，來避免一些不必要的干擾；②FPGA采用獨立的40MHz 時鐘和鎖相環設計，保證了系統的時鐘穩定；③采用加二分頻算法，提高分頻輸出的實時性；④FPGA 作為核心處理芯片，減少了硬件成本、簡化了硬件設計、實時性得到提高；⑤通過狀態檢測和反饋模塊，實現電機的狀態檢測和誤差修正；⑥設計中斷定時模塊，實現電機的轉角控制。